現如今，高帶寬存儲器（HBM）已成為AI加速器的標準配置。從NVIDIA H200到AMD MI400，多數新款AI芯片均搭載HBM，頭部廠商的HBM4E也已進入送樣測試階段。與此同時，HBM產業面臨兩個制約因素：高階DRAM晶圓供給持續緊缺，以及先進封裝工藝復雜、成本居高不下，二者共同限制了HBM向更廣泛場景的滲透。

近日，全球半導體存儲標準化組織JEDEC正式批準SPHBM4標準。根據JEDEC DRAM小組委員會（JC-42.2）的說明，該標準旨在不依賴昂貴先進封裝的前提下，為HBM級別的帶寬性能提供替代路徑。

三項關鍵技術調整

SPHBM4中的“SP”代表Standard Package（標準封裝）。對此，JEDEC給出的技術邏輯是：以更高的信號速率彌補更少的信號引腳，從而在標準封裝條件下維持HBM級帶寬。

• 信號引腳方面，傳統HBM4方案使用2048個信號引腳，SPHBM4將數據信號引腳壓縮至512個（減少幅度約75%），通過4:1串行化（serialization）技術維持帶寬。引腳數量的大幅削減降低了封裝基板的布線密度要求，使通用標準封裝成為可能。

• 信號速率方面，SPHBM4 DRAM每個通道接口均配備一條16位數據總線，以雙倍數據速率（DDR）運行，其速度是相應HBM4通道（64位數據）的四倍。

• 互連間距方面，存儲芯片與計算芯片之間的連接距離被調整至20毫米。這一改動旨在改善封裝內部的散熱條件，因為在密度較高的先進封裝方案中，散熱始終是制約性能持續輸出的因素之一。

JEDEC指出，上述三項調整使SPHBM4能夠在標準基板上實現HBM等級帶寬。

成本與供給：標準落地的現實動因

HBM的價格壓力主要來自先進封裝環節。HBM4需將多層DRAM die通過硅通孔（TSV）堆疊后與邏輯die進行密集互連，對封裝精度、熱管理和良率的要求較高，封裝成本在整體物料清單（BOM）中的占比較大。對于希望搭載HBM但難以承受旗艦級先進封裝成本的中高端芯片，SPHBM4提供了一個替代選項。

在供給端，SPHBM4的推出也與業界對高性能存儲短缺的擔憂有關。此前包括HBF（High Bandwidth Flash）在內的多種技術方案被納入討論，試圖從不同角度規避HBM的成本與封裝限制。截至2026年6月，這些替代方案均未進入商業化階段。相比之下，SPHBM4已經通過JEDEC正式認證。

與玻璃基板技術的潛在協同

SPHBM4降低了對先進封裝基板的要求，引發業內對其與玻璃基板技術適配性的討論。玻璃基板在熱穩定性、平整度和精細布線能力方面優于傳統有機基板，被認為是未來大尺寸封裝的可能載體。

部分行業分析機構認為，如果玻璃基板在未來幾年進入試產、并于2030年前后實現規模化商用，SPHBM4或成為在大型封裝中以較低成本集成HBM級內存的標準之一。兩者并非互為前提，但在技術特性上存在協同空間。

但目前，玻璃基板商業化進程存在不確定性，行業普遍預計2027年后逐步進入試產階段，規模化商用時間可能延后至2030年以后。

產業鏈受益方向

SPHBM4標準的通過引發了市場對相關產業鏈的關注。

從傳輸速率角度，信號頻率提升對封裝基板材料和互連設計提出了更高要求，相關材料供應商和高速互連IP廠商受到關注。從封裝路徑角度，標準封裝的通用性可能使更多OSAT（外包半導體封裝測試）廠商具備參與HBM封裝的資格。

此外，SPHBM4對玻璃基板的潛在拉動效應，也使玻璃基板供應商受到市場關注。

前瞻產業研究院等機構在相關評論中指出，SPHBM4的推出正逢AI基礎設施投資加速、HBM產能缺口尚未彌合的窗口期，任何降低HBM部署門檻的技術變革都可能影響AI算力芯片的價值分配格局。

當然，值得注意的是，JEDEC標準在開發過程中及之后可能會發生變化，包括被JEDEC董事會否決。同時，SPHBM4的實際落地取決于存儲企業是否推出相關產品，以及AI半導體生態企業是否采用。