5月20日消息，半導體代工巨頭臺積電正全力推進新一代面板級封裝技術(shù)。

基于德國設(shè)備商SCHMID透露的信息，臺積電目前的重點研發(fā)規(guī)格為310×310毫米，并正在評估在該尺寸上整合玻璃材料。臺積電將這一全新的面板級封裝平臺命名為CoPoS（Chip-on-Panel-on-Substrate，板上芯片再上基板），行業(yè)消息顯示，該平臺最早有望在2028年實現(xiàn)量產(chǎn)。

CoPoS被視為臺積電現(xiàn)有王牌封裝技術(shù)CoWoS（Chip-on-Wafer-on-Substrate）的下一代繼任者。其最核心的創(chuàng)新在于“化圓為方”——將傳統(tǒng)封裝中使用的圓形硅晶圓（Wafer）替換為面積更大的矩形面板（Panel）。

德國設(shè)備商SCHMID首席銷售官Roland Rettenmaier指出，目前整個行業(yè)正逐步走向標準化，主流面板尺寸包括310×310毫米、510×515毫米以及600×600毫米等多種規(guī)格。臺積電此次重點推進的310×310毫米規(guī)格，正是為了在封裝面積、生產(chǎn)良率與設(shè)備兼容性之間尋找最佳平衡點。

與傳統(tǒng)圓形晶圓封裝相比，面板級封裝（FOPLP）展現(xiàn)出了極具競爭力的技術(shù)優(yōu)勢，這也正是臺積電、英特爾、三星等全球巨頭爭相布局的核心原因。

首先是極高的面積利用率與成本效益。傳統(tǒng)12英寸圓形晶圓在切割方形芯片時，邊緣會產(chǎn)生大量無法利用的浪費，面積利用率通常不足85%。而采用矩形路徑的面板級封裝，面積利用率可輕松突破95%。這種“去邊角化”的設(shè)計，使得單次制程可產(chǎn)出的芯片數(shù)量大幅增加，據(jù)行業(yè)估算，從晶圓級封裝過渡到面板級封裝，單位成本有望降低20%至30%以上。

其次是突破物理限制，提升封裝密度。CoPoS計劃在中介層材料上進行重大革新，逐步從傳統(tǒng)的硅中介層向玻璃基板演進。玻璃材料憑借卓越的平整度、極低的熱膨脹系數(shù)（與硅材料高度匹配）以及優(yōu)異的高頻電氣性能，能夠有效解決超大尺寸芯片在封裝過程中的翹曲難題。這對于容納更多Chiplet（芯粒）和堆疊更高帶寬內(nèi)存（如HBM4）至關(guān)重要，能夠完美契合英偉達、谷歌等客戶對下一代AI訓練與推理芯片的超大封裝需求。

不過，CoPoS的量產(chǎn)之路仍面臨挑戰(zhàn)。由于面板尺寸遠大于晶圓，加工過程中的均勻性控制與翹曲抑制是亟待解決的技術(shù)難點。

根據(jù)目前的產(chǎn)業(yè)規(guī)劃，臺積電已制定了明確的時間表：2026年啟動中試線建設(shè)并逐步完成產(chǎn)線搭建，預計最早在2028年啟動量產(chǎn)，并在2028年至2029年間實現(xiàn)大規(guī)模生產(chǎn)。供應鏈消息指出，英偉達預計將成為CoPoS的首發(fā)客戶，利用其更大的封裝面積來容納更多的GPU芯粒與內(nèi)存。

與此同時，全球半導體行業(yè)的面板級封裝標準化浪潮已勢不可擋。英特爾計劃通過合作伙伴間接推動相關(guān)需求，并預計在2028年推出基于玻璃基板的EMIB方案；三星也在積極測試玻璃基板用于AI芯片封裝。隨著臺積電CoPoS技術(shù)的逐步成熟，半導體封裝將正式從“晶圓時代”邁向“面板時代”，為人工智能與高性能計算提供更強有力的底層支撐。