近日，華為報道了以邏輯折疊（Logic Folding）技術為核心的“韜（τ）定律”，將芯片設計從2D平面優化推向標準單元堆疊的3D重構。與傳統的die-to-die堆疊不同，邏輯折疊并非將粗粒度的模塊拆分到多塊芯粒進行堆疊，而是在設計階段就把同一模塊內部的邏輯，細化到標準單元級，分布到垂直堆疊的多層晶圓上，通過微米/亞微米級face-to-face混合鍵合在垂直方向直接打通關鍵路徑。

這一設計范式對EDA工具提出了新的要求。傳統的2D設計流程，乃至現行的“贗3D” （pseudo-3D）設計流程，即綜合后每個模塊被一次性“釘死”到某一片die，再用2D EDA工具逐片實現，都已不足以發揮其潛力。要真正承載邏輯折疊，物理設計實現必須在完整的三維空間中搜索，模塊內劃分、跨die互連與垂直熱路徑優化應在同一個優化框架下協同求解。這正是“真3D”（true-3D）EDA工具的核心要義。

“真3D”vs“贗3D”：一個模塊不再被釘死在某一片die上

真3D與贗3D的范式差異可以歸結為以下兩點。

其一，劃分粒度。贗3D以整個模塊為最小單位被分到某一片die，模塊內部的所有標準單元必然位于同一片die；真3D則支持模塊內自由劃分，同一模塊內的標準單元可以被分布到不同die，設計空間更大。

其二，優化空間。贗3D在每片die上各自進行優化，大量復用傳統2D芯片的EDA工具，不允許跨die邏輯變換、移動等操作。真3D則將多die構建的整體空間作為設計空間，各設計階段均在完整的三維設計空間中進行搜索和尋優，不限制跨die邏輯變換、移動等操作。

“贗3D（pseudo-3D）”流程 （上圖）vs “真3D（true-3D）”流程（下圖）：模塊級劃分 vs 模塊內劃分

覆蓋布局規劃、布局與熱感知優化的“真3D”物理實現EDA工具原型

圍繞邏輯折疊所需的“真3D”能力，北京大學團隊構建了相關物理實現EDA工具原型，覆蓋布局規劃和布局兩個階段，并通過GPU加速支持千萬級實例規模。在技術層面，該工具將跨die線長、混合鍵合端子數量與垂直熱路徑納入統一的可微優化框架，使標準單元能夠在三維空間中協同放置，而不是被預先固定到某一片die；混合鍵合端子用量作為優化變量自動決策，可在線長與跨die連接開銷之間取得平衡。

團隊的工具已在開源工業級設計上完成系統驗證，實例規模從約100萬覆蓋到約2470萬。相比當前最具代表性的贗3D設計流程，物理實現指標方面取得了平均約30%的線長縮減、約6%的WNS改善與約12%的TNS改善；熱感知方面，啟用聯合優化后峰值溫度平均下降3%以上，線長幾乎無損。以上結果的算法細節與完整結果將于近期發表。

“真3D”的未來

“真3D集成”及“真3D芯片設計”方法學是北京大學集成電路學院/微納電子器件與集成技術全國重點實驗室長期布局的方向。在EDA方面，團隊已經研發了真3D時序分析引擎、布局規劃引擎、布局引擎等。面向邏輯折疊及更廣義的3D-IC設計需求，團隊未來將擴展至多die堆疊及復雜3D集成場景，研究異構工藝節點下的真3D設計方法學，建立快速PPA評估與協同優化能力。

綜上，邏輯折疊把“真3D”的EDA推到了一個長期被擱置的“真問題”面前，即物理實現的最小單位不再是“die”，而是“標準單元在三維空間中的位置”。北京大學將持續投入這一方向，與產業界共同構建下一代3D-IC設計基礎設施。